要编写VHDL仿真程序，你需要遵循以下步骤：
创建工程
打开你的VHDL开发工具，如Quartus Prime、Xilinx Vivado或其他支持VHDL的EDA工具。
创建一个新的工程，并选择合适的工程保存路径和工程名称。
选择目标设备类型，例如FPGA或CPLD。
编写VHDL代码
在工程中创建一个新的VHDL文件，例如`and_gate.vhd`。
引入IEEE标准库，通常使用`use IEEE.STD_LOGIC_1164.ALL；`。
定义实体（Entity），描述电路的接口，包括输入和输出端口。
定义架构（Architecture），描述电路的具体行为。
编写Testbench
创建一个新的VHDL文件，例如`and_gate_tb.vhd`，用于编写测试平台。
引入IEEE标准库。
定义测试平台实体（Testbench Entity），通常为空。
在测试平台中实例化你的设计实体，并连接端口。
编写进程（Process）来产生时钟信号和激励信号。
编译和仿真
在开发工具中编译你的VHDL代码和Testbench。
检查语法错误。
运行仿真，查看波形或执行其他仿真操作。
调试和分析
使用仿真工具的调试功能来分析信号变化。
根据仿真结果调整设计。
与门VHDL代码（and_gate.vhd）：
```vhdl
library IEEE；
use IEEE.STD_LOGIC_1164.ALL；
entity AND_Gate is
Port （
A in STD_LOGIC；
B in STD_LOGIC；
Y out STD_LOGIC
）；
end AND_Gate；
architecture Behavioral of AND_Gate is
begin
Y <= A and B；
end Behavioral；
```
与门Testbench代码（and_gate_tb.vhd）：
```vhdl
library IEEE；
use IEEE.STD_LOGIC_1164.ALL；
entity AND_Gate_TB is
end AND_Gate_TB；
architecture tb_behav of AND_Gate_TB is
signal A, B, Y : STD_LOGIC；
begin
-- 实例化与门
UUT: entity work.AND_Gate port map （
A => A,
B => B,
Y => Y
）；
-- 产生时钟信号
process
begin
wait for 10 ns； -- 等待10纳秒
A <= '0'；
B <= '0'；
wait for 10 ns；
A <= '1'；
B <= '0'；
wait for 10 ns；
A <= '0'；
B <= '1'；
wait for 10 ns；
A <= '1'；
B <= '1'；
wait；
end process；
end tb_behav；
```
在这个例子中，我们定义了一个简单的与门实体和测试平台。测试平台产生不同的输入组合来验证与门的正确性。
仿真工具推荐：
GHDL：一个免费的开源VHDL仿真器，适合初学者和专业人士。
ModelSim：一个广泛使用的商业仿真器，提供全面的VHDL语法支持和详细的波形查看器。
Xilinx Vivado：适用于Xilinx FPGA开发的模拟器，免费或开源。
根据你的需求和熟悉程度，可以选择合适的工具进行VHDL仿真。
